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J-GLOBAL ID：201702263917399401   整理番号：17A0046677

Si上に集積された横型InAs/Si p型トンネルFET:第1部:実験装置

Lateral InAs/Si p-Type Tunnel FETs Integrated on Si-Part 1: Experimental Devices

著者 (7件)： Moselund Kirsten Emilie (IBM Research Zurich, Rueschlikon, Switzerland) ,  Cutaia Davide (IBM Research Zurich, Rueschlikon, Switzerland) ,  Schmid Heinz (IBM Research Zurich, Rueschlikon, Switzerland) ,  Borg Mattias (IBM Research Zurich, Rueschlikon, Switzerland) ,  Sant Saurabh (Integrated Systems Laboratory, ETH Zuerich, Zuerich, Switzerland) ,  Schenk Andreas (Integrated Systems Laboratory, ETH Zuerich, Zuerich, Switzerland) ,  Riel Heike (IBM Research Zurich, Rueschlikon, Switzerland)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 63  号： 11  ページ： 4233-4239  発行年： 2016年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： トンネルFET(TFET)は,超低電力ロジック回路用の最も有望な急傾斜デバイスとして特定されている。この論文では,最近開発されたテンプレート支援選択エピタキシー手法を用いてSi上にモノリシックに集積された面内InAs/Si TFETを実証します。これらのデバイスは,30nm未満の寸法を有する最もスケーリングされたTFETのいくつかを表し,|V_DS|=|V_GS|=0.5V用に数μA/μmのI_ONを持つ約70mV/decadeの平均サブスレッショルドスイング(SS)を有する優れた集計性能と組み合わせられる。ここでは,デバイスの製造と実験的な電気データについて説明します。広範な低温特性評価および活性化エネルギー分析を使用して,デバイスの性能を制限する要因についての洞察を得る。この論文のパート2で提示されたシミュレーション研究と合わせて,トラップが最終的にSSをどのように制限しているかを明らかにする。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST

シソーラス用語： *ヘテロ接合 ,  *横型 ,  *ヒ化インジウム ,  *選択成長 ,  *エピタクシー ,  *トンネル効果 ,  *FET【トランジスタ】 ,  実験 ,  ウエハ【IC】 ,  ケイ素 ,  *消費電力 ,  勾配 ,  *P型半導体 ,  型枠 ,  半導体集積回路 ,  *スケーリング【計数】 ,  性能指数
準シソーラス用語： *TFET ,  ケイ素基板 ,  超低電力 ,  急斜面 ,  テンプレート【型板】 ,  サブ閾値スイング

分類 (2件)： トランジスタ  (NC03070N) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： Si ,  集積 ,  横型 ,  InAs ,  トンネルFET ,  1部 ,  実験装置