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J-GLOBAL ID:201702265026794490   整理番号:17A0124329

パーコレーションシミュレーションを用いた高k金属ゲートMOSデバイスにおける温度・電位依存性トラップ生成モデル【Powered by NICT】

Temperature-and voltage-dependent trap generation model in high-k metal gate MOS device with percolation simulation
著者 (10件):
資料名:
巻: 25  号:ページ: 087306-1-087306-05  発行年: 2016年 
JST資料番号: W1539A  ISSN: 1674-1056  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: 中国 (CHN)  言語: 英語 (EN)
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高k金属ゲートスタックはサブ45nm技術ノードのためのトンネリングが原因となったゲート漏れを抑制するために使用されている。誘電体薄膜の信頼性は,デバイス製造への制限,特に破壊特性となっている。本研究では,パーコレーションモデルと運動論的モンテカルロ法に基づく破壊シミュレータを構築した,破壊とトラップ発生速度Rまでの時間の間の本質的な関係をTDDBシミュレーションによって研究した。トラップ生成速度時間指数m,Weibull傾斜βおよびパーコレーション因子sのような,全ての劣化要因は,各トラップ密度時間指数の関数として表すことができたことが判明した。パーコレーション関係とべき乗則寿命投影に基づいて,温度関連トラップ生成モデルを提案した。このモデルの妥当性を実験結果と比較して確認した。他のデバイスと材料条件では,パーコレーション関係をトラップ発生と寿命の予測の間の関係を研究するための新しい方法を提供する。Data from the ScienceChina, LCAS. Translated by JST【Powered by NICT】
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, 【Automatic Indexing@JST】
分類 (2件):
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トランジスタ  ,  固体デバイス製造技術一般 
タイトルに関連する用語 (5件):
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