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J-GLOBAL ID:201702266242647284   整理番号:17A0432207

三次元積層ICのTSV相互接続の評価容易化設計DFE-アナログバウンダリスキャンによる接続抵抗評価-

Design for Evaluation of TSV based Interconnections in 3D-SIC-Interconnection Resistance Evaluation with Analog Boundary Scan-
著者 (4件):
資料名:
巻: 116  号: 466(DC2016 74-83)  ページ: 53-58  発行年: 2017年02月14日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
抄録/ポイント:
抄録/ポイント
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本稿では製品の品質評価のための回路をLSIやボードに組込む設計手法,評価容易化設計(Design for Evaluation:DFE)という概念を提案する。DFEの具体事例として三次元積層IC(3D-SIC)のTSVベースの相互接続抵抗を精密にアナログ計測する手法を紹介する。さらに実験とLSI実装設計を行い提案手法の実現可能性を考察したので報告する。(著者抄録)
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分類 (2件):
分類
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固体デバイス計測・試験・信頼性  ,  集積回路一般 
引用文献 (13件):
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