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J-GLOBAL ID：201702271339011593   整理番号：17A0348535

一つの異なるスケーリングタイプの組合せによる低消費電力DAC【JST・京大機械翻訳】

A Low Power DAC with Different Scaling Types of Combination

著者 (2件)： Cai Zhou (School of Information Science,Wuhan University of Science and Technology) ,  Zhang Tao (School of Information Science,Wuhan University of Science and Technology)
資料名： Weidianzixue  (Weidianzixue)
巻： 46  号： 6  ページ： 726-730,735  発行年： 2016年 
JST資料番号： C2386A  ISSN： 1004-3365  CODEN： WEIDFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 本論文では,SAR ADCにおける低消費電力DACを提案し,異なるスケールの組合せを採用して,チップの占有面積を大幅に低減し,電力消費を低減した。中央CSMC社の0.35ΜMCMOSプロセスに基づき,CADENCE SPECTREシミュレーションツールを用いて回路を解析し,その結果,DACの全体の回路の電力消費は0.93MWであり,最大積分非線形性(INL)は-0.74LSBであることを示した。最大微分非線形性(DNL)は-0.48LSB,指数値(FOM)は3.81,レイアウト面積は0.086MM2であり,低消費電力と小面積の要求を満たした。Data from the ScienceChina, LCAS. Translated by JST【JST・京大機械翻訳】

シソーラス用語： *電力消費
準シソーラス用語： *低電力化 , 【Automatic Indexing@JST】

著者キーワード (4件)： Different types of scaling ,  Low power ,  Piecewise combination ,  Digital to analog converter

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (5件)： スケーリング ,  タイプ ,  組合せ ,  低消費電力 ,  DAC