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J-GLOBAL ID：201702279471886392   整理番号：17A0345869

マルチコアプロセッサは,キャッシュシステムとその機構設計を再構成することができる。【JST・京大機械翻訳】

The Design of Reconfigurable Cache Scheme in Multi-core Processor

著者 (4件)： Xie Jing (Department of Microelectronics and Nanoscience, Shanghai Jiao Tong University) ,  Zhang Yu (Department of Microelectronics and Nanoscience, Shanghai Jiao Tong University) ,  Wang Qin (Department of Microelectronics and Nanoscience, Shanghai Jiao Tong University) ,  Mao Zhigang (Department of Microelectronics and Nanoscience, Shanghai Jiao Tong University)
資料名： Weidianzixue yu Jisuanji  (Weidianzixue yu Jisuanji)
巻： 33  号： 12  ページ： 1-5  発行年： 2016年 
JST資料番号： C2387A  ISSN： 1000-7180  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： マルチコアプロセッサの大規模データアクセスと並列スレッドの交差データの特性を考慮して,再構成可能キャッシュの設計方式を提案して,それは基本的ハードウエア論理構造と動作機構を含んでいる。同時に,スレッド再構成のための新しい方法を提案し,それにより,キャッシュ構造の文字列を動的に再構成することができた。実験結果により,上記の設計方式は,オンライン配置方法と協調し,そして,マルチコアプロセッサシステムは,異なるアプリケーションによって,共有キャッシュの組相Lian度を効率的に構成することができ,そして,キャッシュシステムのヒット率を,効果的に改善することができた。ハードウェアコストが4.07%増加するとき,平均コストは約16.13%減少して,それはマルチコアプロセッサの性能最適化の目標を達成した。Data from the ScienceChina, LCAS. Translated by JST【JST・京大機械翻訳】

シソーラス用語： 応用プログラム ,  スレッド ,  *再構成 ,  *キャッシュメモリ ,  文字列 ,  ハードウェア
準シソーラス用語： 性能最適化 ,  ヒット率 ,  共有キャッシュ ,  オンライン ,  再構成可能性 ,  情報へのアクセス ,  大規模データ ,  *マルチコアプロセッサ , 【Automatic Indexing@JST】

著者キーワード (5件)： multi-core ,  reconfigurable ,  cache ,  configuration ,  miss penalty

分類 (2件)： オペレーティングシステム  (JD03020J) ,  ディジタル計算機方式一般  (JC02010O)

タイトルに関連する用語 (4件)： マルチコアプロセッサ ,  キャッシュ ,  設計 ,  再構成