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J-GLOBAL ID：201702282847456176   整理番号：17A0308445

組合せと逐次標準セル回路のための並列SER解析【Powered by NICT】

Parallel SER analysis for combinational and sequential standard cell circuits

著者 (3件)： Sheng Weiguang (Department of Micro/Nano Electronics, Shanghai Jiao Tong University, Shanghai 200240, China) ,  Jiang Jianfei (Department of Micro/Nano Electronics, Shanghai Jiao Tong University, Shanghai 200240, China) ,  Mao Zhigang (Department of Micro/Nano Electronics, Shanghai Jiao Tong University, Shanghai 200240, China)
資料名： Microelectronics Journal  (Microelectronics Journal)
巻： 50  ページ： 8-19  発行年： 2016年04月 
JST資料番号： A0186A  ISSN： 0026-2692  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 並列SER(ソフト誤り率)評価フレームワーク資産VLGは,組合せ回路および逐次両標準セル回路のSERを解析するために開発した。ASSET VLGは実質的に配向した方法で構築した(1)を合成し,DUT(被試験装置)ネットリストを自動的にverilogパーザを採用し(ii)は組合せ回路と順序回路よりも前者の両方のための正確で統一されたSER解析フレームワークを提供する;(iii)130nm生産ライブラリーを標的とし,モデリング法は,新しい技術への移植が容易である。さらに,並行も最新のマルチコアコンピュータ上での評価手順を加速するために利用した。これらの特徴は,設計段階における自動SER推定のための適切な資産VLGと電流信頼性の高いIC設計フローに容易に統合できる。ISCAS’85およびISCAS’89ベンチマーク回路に関する実験は,以前の記憶爆発問題なくから0.5msから2.16s評価時間範囲を示した。SPICEと比較して,資産VLGのモデリング法は98%の精度を提供する。並列化実験により,提案した方法は,より優れたスケーラビリティを示した,例えば,4.44Xスピードアップは4cores/8スレッドプラットフォームで得られた。実験も回路における逐次部分(フリップフロップ)を130nm CMOSプロセスのための組合せゲートよりもシステムSERを支配する一桁によることを明らかにした。最後に,しかし最小でなくSERの顕著な周波数依存性は,フリップフロップで観察され,一般的に使用される臨界電荷測定は逐次細胞におけるソフトエラーを特性化するには不十分であることを意味している。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： モデリング ,  誤り率 ,  ソフトエラー ,  周波数依存性 ,  キャラクタリゼーション ,  高速化 ,  *組合せ回路 ,  双安定回路 ,  順序回路 ,  CMOS
準シソーラス用語： 電荷測定 ,  ベンチマーク回路 ,  設計フロー ,  パーザ ,  ネットリスト , 【Automatic Indexing@JST】

著者キーワード (6件)： ソフトエラー ,  SER ,  組合せ ,  逐次 ,  並列 ,  スタンダードセル

分類 (2件)： 論理回路  (NC05070B) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： 組合せ ,  標準セル ,  SER ,  解析