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J-GLOBAL ID：201702283378381429   整理番号：17A0085828

入力範囲適応スイッチングを備えた0.4V 1.94fJ/変換ステップ10ビット750kS/s SAR ADC

A 0.4 V 1.94 fJ/conversion-step 10 bit 750 kS/s SAR ADC with Input-Range-Adaptive Switching

著者 (3件)： Lee Pei-Chen (Department of Electrical Engineering, National Tsing-Hua University, Hsinchu, Taiwan) ,  Lin Jin-Yi (Department of Electrical Engineering, National Tsing-Hua University, Hsinchu, Taiwan) ,  Hsieh Chih-Cheng (Department of Electrical Engineering, National Tsing-Hua University, Hsinchu, Taiwan)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 63  号： 12  ページ： 2149-2157  発行年： 2016年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,低電圧で電力効率の高い10ビット逐次比較レジスタ(SAR)アナログ-デジタルコンバータ(ADC)を紹介した。入力レンジ適応型(IRA)スイッチング方式を,従来の方式と比較して,容量デジタル・アナログ変換器(DAC)の平均スイッチング電力を91%削減するために提案した。時間領域量子化器,早晩(E/L)検出回路を持った電圧-時間変換器(VTC)としてコンパレータを使用することにより,入力範囲を検出し,不要なDACスイッチング電力を効率的に除去した。プロトタイプADCチップを,0.038mm²の有効面積を有する90nm CMOS技術で製造した。ナイキスト入力で0.35~0.5Vの電源電圧と0.3~2MS/sのサンプリングレートで,ADCは55.5dB~56の信号対雑音比(SNDR)を実現し,0.3μW~2.5μWの電力消費で8.92ビット~9.06ビットの対応する効果的ビット数(ENOB)を実現し,結果として1.94fJ/変換ステップから2.32fJ/変換ステップまでの性能指数を実現した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST

シソーラス用語： *入力 ,  *範囲 ,  *適応 ,  *スイッチング ,  *方式 ,  *AD変換器 ,  *レジスタ ,  電圧 ,  電力効率 ,  信号特性 ,  量子化器 ,  コンパレータ ,  DA変換器 ,  電子技術 ,  SN比 ,  速度 ,  電力消費 ,  性能指数
準シソーラス用語： *逐次比較型 ,  *逐次比較型A-Dコンバータ ,  低電圧 ,  時間領域 ,  CMOS技術 ,  サンプリングレート

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： 適応 ,  スイッチング ,  SAR ,  ADC