内部スペーサとSiGeソース/ドレインをもつ置換金属ゲートプロセスにおける垂直積層NanoWires MOSFET【Powered by NICT】

Barraud S.; Lapras V.; Samson M.P.; Gaben L.; Grenouillet L.; Maffini-Alvaro V.; Morand Y.; Daranlot J.; Rambal N.; Previtalli B.; Reboh S.; Tabone C.; Coquand R.; Augendre E.; Rozeau O.; Hartmann J. M.; Vizioz C.; Arvet C.; Pimenta-Barros P.; Posseme N.; Loup V.; Comboroure C.; Euvrard C.; Balan V.; Tinti I.; Audoit G.; Bernier N.; Cooper D.; Saghi Z.; Allain F.; Toffoli A.; Faynot O.; Vinet M.

文献

J-GLOBAL ID：201702286530857212 整理番号：17A0214255

内部スペーサとSiGeソース/ドレインをもつ置換金属ゲートプロセスにおける垂直積層NanoWires MOSFET【Powered by NICT】

Vertically stacked-NanoWires MOSFETs in a replacement metal gate process with inner spacer and SiGe source/drain

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巻： 2016 号： IEDM ページ： 17.6.1-17.6.4 発行年： 2016年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

抄録/ポイント：

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置換金属ゲート(RMG)プロセスを用いて作製した垂直に積層した水平Si NanoWires(NW)p-MOSFETについて報告した。初めて,積層NWトランジスタは内部スペーサとSiGeソース-ドレイン(S/D)ストレッサーと統合される。リセス構造とエピタキシャル再成長SiGe(B)S/D接合をSi p-チャネルへの歪を注入するために効率的であることを示した。nmスケール精度で,歳差電子回折(PED)法を用いて,変形を定量化し,製造プロセスの異なる段階での歪場についての有用な情報を提供することである。最後に,積層NW FETで実証した顕著な圧縮歪と優れた短チャネル特性。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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