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J-GLOBAL ID：201702287605673027   整理番号：17A0204990

65nm CMOSプロセスにおける新しい静的トリガパワーレールESDクランプ回路の設計【Powered by NICT】

Design of a novel static-triggered power-rail ESD clamp circuit in a 65-nm CMOS process

著者 (5件)： Lu Guangyi (Institute of Microelectronics, Peking University) ,  Wang Yuan (Institute of Microelectronics, Peking University) ,  Zhang Lizhong (Institute of Microelectronics, Peking University) ,  Cao Jian (Institute of Microelectronics, Peking University) ,  Zhang Xing (Institute of Microelectronics, Peking University)
資料名： Science China. Information Sciences  (Science China. Information Sciences)
巻： 59  号： 12  ページ： 122401_01-122401_09  発行年： 2016年 
JST資料番号： C2579A  ISSN： 1674-733X  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 英語 (EN)

抄録/ポイント： 本研究では,新しい静的トリガーパワーレイル静電放電(ESD)クランプ回路の設計を示した。過渡よりも静的ESD検出機構の優れた過渡雑音余裕度を最初に検討した。議論に基づいて,静的ESD検出機構を利用した新しいパワーレールESDクランプ回路を提案した。トリガ回路(TC)にサイリスタ遅延段を組み込んだうまくにより,提案した回路は,最良のESD伝導挙動を達成し本研究で調べたすべての回路間の正常なバイアス電圧で最低の漏れ電流(I(漏れ))を消費した。添加では,提案した回路は,高速出力上昇パルスに対して優れた偽トリガ免疫を達成した。調べたすべての回路は,65nm CMOSプロセスで作製した。提案した回路の性能優位性をシミュレーションと試験結果により検証した。さらに,提案した回路を用いて,プロセスで最悪の排水の事例を考慮した効率的なオンチップESD保護方式を提供する。Data from the ScienceChina, LCAS. Translated by JST【Powered by NICT】

シソーラス用語： 雑音安定度 ,  漏れ電流 ,  *クランプ回路 ,  トリガ回路 ,  高速度 ,  電力 ,  サイリスタ ,  パルス ,  *レール ,  *CMOS
準シソーラス用語： ESD保護 ,  オンチップ ,  バイアス電圧 ,  静電気放電 , 【Automatic Indexing@JST】

著者キーワード (6件)： 静電放電(ESD) ,  電力レールESDクランプ回路 ,  検出機構 ,  過渡雑音余裕度 ,  偽トリガリング ,  パルス(TLP)試験送電線

分類 (2件)： その他の電子回路  (NC05090X) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： CMOSプロセス ,  ESD ,  クランプ回路 ,  設計