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J-GLOBAL ID：201702289211103216   整理番号：17A0214363

22nmトライゲートCMOSによるNTVにおけるフリップフロップアレイのPVT変動とエージング誘起保持時間マージンの特性化【Powered by NICT】

Characterization of PVT variation & aging induced hold time margins of flip-flop arrays at NTV in 22nm tri-gate CMOS

著者 (7件)： Augustine Charles (Circuit Research Lab, Intel Corporation, Hillsboro, OR, USA) ,  Tokunaga Carlos (Circuit Research Lab, Intel Corporation, Hillsboro, OR, USA) ,  Malavasi Andres (Circuit Research Lab, Intel Corporation, Hillsboro, OR, USA) ,  Raychowdhury Arijit (Georgia Institute of Technology, Atlanta, GA, USA) ,  Khellah Muhammad (Circuit Research Lab, Intel Corporation, Hillsboro, OR, USA) ,  Tschanz James (Circuit Research Lab, Intel Corporation, Hillsboro, OR, USA) ,  De Vivek (Circuit Research Lab, Intel Corporation, Hillsboro, OR, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： IEDM  ページ： 35.5.1-35.5.4  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 電圧および温度変動とエージング劣化と共にスケール技術ノードにおけるプロセス変動の量を増すと,臨界タイミング回路は,性能と収率の潜在的損失をもたらす衝突させた。本論文では,22nmトライゲートCMOSにおけるフリップフロップで周波数に依存しない分遅延故障に及ぼすプロセス誘起変動の影響を研究し,新しい試験構造によるプロセススキュー,温度,電圧と時効条件の広い範囲にわたって内の金型とダイ間保持時間変動の全体的影響を実証した。分遅延破壊緩和,特に近しきい値電圧(NTV)でのためのロバストなシリコン較正された統計的設計方法論とプロセス目標を導くであろう。さらに,NTVで収率改善のためのスキームの可能性として局所クロックドライバブースティングを示し,わずか10~20%ブーストと最小オーバヘッドであった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電圧 ,  タイミング回路 ,  温度変動 ,  ロバスト性 ,  *双安定回路 ,  *保持時間 ,  遅れ破壊 ,  ケイ素 ,  *キャラクタリゼーション ,  *CMOS
準シソーラス用語： 設計方法論 ,  閾値電圧 ,  遅延故障 ,  プロセス変動 ,  *トライゲート , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  発振回路  (NC05020Y)

タイトルに関連する用語 (9件)： トライゲート ,  CMOS ,  フリップフロップ ,  アレイ ,  PVT ,  エージング ,  誘起 ,  保持時間 ,  特性化