文献
J-GLOBAL ID:200902023883558016
整理番号:88A0305885
自己整合埋込み板結線を持つ4.2μm2半VCCシースプレート容量のDRAMセル
A 4.2μm2 half-VCC sheath-plate capacitor DRAM cell with self-aligned buried plate-wiring.
著者 (7件):
KAGA T
(Hitachi, Ltd., Tokyo, JPN)
,
KAWAMOTO Y
(Hitachi, Ltd., Tokyo, JPN)
,
KURE T
(Hitachi, Ltd., Tokyo, JPN)
,
NAKAGOME Y
(Hitachi, Ltd., Tokyo, JPN)
,
AOKI M
(Hitachi, Ltd., Tokyo, JPN)
,
SUNAMI H
(Hitachi, Ltd., Tokyo, JPN)
,
ITOH K
(Hitachi, Ltd., Tokyo, JPN)
資料名:
Technical Digest. International Electron Devices Meeting
(Technical Digest. International Electron Devices Meeting)
巻:
1987
ページ:
332-335
発行年:
1987年
JST資料番号:
C0829B
ISSN:
0163-1918
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)