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文献
J-GLOBAL ID：200902033933362733
整理番号：88A0152197
DRAMのギガレベル化のためのオフセットワード線アーキテクチャ
Offset word-line architecture for scaling DRAM’s to the gigabit level.
SCHEUERLEIN R E
(Stanford Univ., CA, USA)
,
MEINDL J D
(Stanford Univ., CA, USA)
資料名：
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻： 23 号： 1 ページ： 41-47 発行年： 1988年02月
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCBC 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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