文献
J-GLOBAL ID:200902067636218382
整理番号:82A0368727
配線のスケーリングがVLSI回路の遅延に及ぼす効果
Effect of scaling of interconnections on the time delay of VLSI circuits.
著者 (2件):
SARASWAT K C
(Stanford Univ., CA)
,
MOHAMMADI F
(National Semiconductors, CA)
資料名:
IEEE Transactions on Electron Devices
(IEEE Transactions on Electron Devices)
巻:
29
号:
4
ページ:
645-650
発行年:
1982年04月
JST資料番号:
C0222A
ISSN:
0018-9383
CODEN:
IETDAI
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)