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文献
J-GLOBAL ID：200902103333399399
整理番号：95A0702240
歩留り向上に対するランダム論理回路の設計を最適するためのモンテカルロ配線歩留りシミュレータの使用
LSI Memory Device, Circuit and Architecture Technologies for Multimedia Age. Use of a Monte Carlo Wiring Yield Simulator to Optimize Design of Random Logic Circuits for Yield Enhancement.
FUKUHARA H
(Texas Instruments, Japan Ltd., Ibaraki-ken, JPN)
,
KOMATSUZAKI T
(Texas Instruments, Japan Ltd., Ibaraki-ken, JPN)
,
BOKU K
(Texas Instruments, Japan Ltd., Ibaraki-ken, JPN)
,
MIYAI Y
(Texas Instruments, Japan Ltd., Ibaraki-ken, JPN)
資料名：
IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E78-C 号： 7 ページ： 852-857 発行年： 1995年07月
JST資料番号： L1370A ISSN： 0916-8524 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： 日本 (JPN) 言語： 英語 (EN)
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