文献
J-GLOBAL ID:200902106596166878
整理番号:93A0401378
ビット線二層構造を有する積層容量型256MbDRAMセル
A Split-Level Diagonal Bit-Line(SLDB) Stacked Capacitor Cell for 256MbDRAMs.
著者 (9件):
浜田健彦
(日本電気 マイクロエレクトロニクス研)
,
田辺伸広
(日本電気 マイクロエレクトロニクス研)
,
渡辺啓仁
(日本電気 マイクロエレクトロニクス研)
,
竹内潔
(日本電気 マイクロエレクトロニクス研)
,
笠井直記
(日本電気 マイクロエレクトロニクス研)
,
佐伯貴範
(日本電気 ULSIデバイス開研)
,
悌英一郎
(日本電気 ULSIデバイス開研)
,
大屋秀市
(日本電気 ULSIデバイス開研)
,
国尾武光
(日本電気 マイクロエレクトロニクス研)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
92
号:
532(SDM92 168-178)
ページ:
1-6
発行年:
1993年03月26日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
日本語 (JA)