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文献
J-GLOBAL ID：200902108614185039
整理番号：02A0816565
VLSIのテストと検証 タスク制御アーキテクチャのデッドロック無し特性の記号モデル検査法
Test and Verification of VLSI. Symbolic Model Checking of Deadlock Free Property of Task Control Architecture.
HIRAISHI H
(Kyoto Sangyo Univ., Kyoto-shi, JPN)
資料名：
IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E85-D 号： 10 ページ： 1579-1586 発行年： 2002年10月01日
JST資料番号： L1371A ISSN： 0916-8532 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： 日本 (JPN) 言語： 英語 (EN)
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