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文献
J-GLOBAL ID：200902111489827040
整理番号：01A0272977
最小ゲートリーク電流を得るための積層誘電体の設計最適化
Design optimization of stacked layer dielectrics for minimum gate leakage currents.
ZHANG J
(Univ. Central Florida, FL, USA)
,
YUAN J S
(Univ. Central Florida, FL, USA)
,
MA Y
(Lucent Technol., FL, USA)
,
OATES A S
(Lucent Technol., FL, USA)
資料名：
Solid-State Electronics
(Solid-State Electronics)
巻： 44 号： 12 ページ： 2165-2170 発行年： 2000年12月
JST資料番号： H0225A ISSN： 0038-1101 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： イギリス (GBR) 言語： 英語 (EN)
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