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文献
J-GLOBAL ID：200902118642481749
整理番号：96A0736395
A 500MHz 1Mb On-Chip Cache Design Using Multi-Level Bit Line Sensing Scheme.
GUO R
(Silicon Graphics Inc., CA)
,
SU T Y
(Silicon Graphics Inc., CA)
,
CHAO C-C
(Silicon Graphics Inc., CA)
資料名：
Digest of Technical Papers. Symposium on VLSI Circuits
(Digest of Technical Papers. Symposium on VLSI Circuits)
巻： 1996 ページ： 130-131 発行年： 1996年
JST資料番号： W0767A ISSN： 2158-5601 資料種別： 会議録 (C)
発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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