文献
J-GLOBAL ID:200902121150881980
整理番号:01A0546655
電圧適応タイミング発生スキームとリソグラフィー対称セルを使った汎用Vdd0.65-2.0V 32kBキャッシュ
Universal-Vdd 0.65-2.0V 32kB Cache using Voltage-Adapted Timing-Generation Scheme and a Lithographical-Symmetric Cell.
著者 (9件):
OSADA K
(Hitachi, Ltd., Tokyo, JPN)
,
SHIN J-U
(Hitachi Semiconductor America Inc., CA, USA)
,
KHAN M
(Hitachi Semiconductor America Inc., CA, USA)
,
LIOU Y-D
(Hitachi Semiconductor America Inc., CA, USA)
,
WANG K
(Hitachi Semiconductor America Inc., CA, USA)
,
SHOJI K
(Hitachi, Ltd., Tokyo, JPN)
,
KURODA K
(Hitachi, Ltd., Tokyo, JPN)
,
IKEDA S
(Hitachi, Ltd., Tokyo, JPN)
,
ISHIBASHI K
(Hitachi, Ltd., Tokyo, JPN)
資料名:
Digest of Technical Papers. IEEE International Solid-State Circuits Conference
(Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻:
44
ページ:
168-169,443
発行年:
2001年02月
JST資料番号:
D0753A
ISSN:
0193-6530
資料種別:
会議録 (C)
記事区分:
短報
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)