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文献
J-GLOBAL ID：200902125329236772
整理番号：96A0862611
階層的アレイ構造を持った29ns,64MbのDRAM
A 29-ns 64-Mb DRAM with Hierarchical Array Architecture.
NAKAMURA M
(Hitachi, Ltd., Tokyo, JPN)
,
TAKAHASHI T
(Hitachi, Ltd., Tokyo, JPN)
,
AKIBA T
(Hitachi Device Engineering Co. Ltd., Chiba, JPN)
,
KITSUKAWA G
(Hitachi, Ltd., Tokyo, JPN)
,
MORINO M
(Hitachi VLSI Engineering Corp., Tokyo, JPN)
,
KOMATSUZAKI K
(Texas Instruments Japan Ltd., Ibaraki, JPN)
,
CHO S
(Texas Instruments Japan Ltd., Ibaraki, JPN)
,
TACHIBANA T
(Texas Instruments Japan Ltd., Ibaraki, JPN)
,
SATO K
(Hitachi, Ltd., Tokyo, JPN)
資料名：
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻： 31 号： 9 ページ： 1302-1307 発行年： 1996年09月
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCBC 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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