文献
J-GLOBAL ID:200902126793734960
整理番号:96A0930002
サブミクロンASICのデータパス合成にたいするフロアプランに基づく方法
Synthesis and Verification of Hardware Design. A Floorplan Based Methodology for Data-Path Synthesis of Sub-Micron ASICs.
著者 (2件):
MOSHNYAGA V G
(Kyoto Univ., Kyoto-shi, JPN)
,
TAMARU K
(Kyoto Univ., Kyoto-shi, JPN)
資料名:
IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻:
E79-D
号:
10
ページ:
1389-1395
発行年:
1996年10月
JST資料番号:
L1371A
ISSN:
0916-8532
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)