文献
J-GLOBAL ID:200902128290064358
整理番号:00A0479753
トランジスタレイアウトおよびトレンチアイソレーション起因応力によるNMOSの駆動電流減少
NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress.
著者 (5件):
SCOTT G
(Philips Semiconductors, CA)
,
LUTZE J
(Philips Semiconductors, CA)
,
RUBIN M
(Philips Semiconductors, CA)
,
NOURI F
(Philips Semiconductors, CA)
,
MANLEY M
(Philips Semiconductors, CA)
資料名:
Technical Digest. International Electron Devices Meeting
(Technical Digest. International Electron Devices Meeting)
巻:
1999
ページ:
827-830
発行年:
1999年
JST資料番号:
C0829B
ISSN:
0163-1918
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)