文献
J-GLOBAL ID:200902136789586390
整理番号:98A0737198
n重ラインアップ構造に基づく部分スキャン設計法と純Load/Holdフリップフロップの状態正当化
Test and Diagnosis of VLSI. Partial Scan Design Methods Based on n-Fold Line-Up Structures and the State Justification of Pure Load/Hold Flip-Flops.
著者 (5件):
HOSOKAWA T
(Matsushita Electric Industrial Co., Ltd., Moriguchi-shi, JPN)
,
HIRAOKA T
(Matsushita Electric Industrial Co., Ltd., Moriguchi-shi, JPN)
,
OHTA M
(Matsushita Electric Industrial Co., Ltd., Moriguchi-shi, JPN)
,
MURAOKA M
(Matsushita Electric Industrial Co., Ltd., Moriguchi-shi, JPN)
,
KUNINOBU S
(Matsushita Electric Industrial Co., Ltd., Moriguchi-shi, JPN)
資料名:
IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻:
E81-D
号:
7
ページ:
660-667
発行年:
1998年07月
JST資料番号:
L1371A
ISSN:
0916-8532
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)