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文献
J-GLOBAL ID：200902141035298724
整理番号：02A0830166
2段ワード線/ビット線指向タグ比較(WLOTC/BLOTC)方式を用いた0.8V 128kb 4方向セット連想2値CMOSキャッシュメモリ
A 0.8-V 128-kb Four-Way Set-Associative Two-Level CMOS Cache Memory Using Two-Stage Wordline/Bitline-Oriented Tag-Compare (WLOTC/BLOTC) Scheme.
LIN P-F
(Goyatek Technol. Inc., Hsinchu, TWN)
,
KUO J B
(Univ. Waterloo, ON, CAN)
資料名：
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻： 37 号： 10 ページ： 1307-1317 発行年： 2002年10月
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCBC 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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