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文献
J-GLOBAL ID：200902145272301271
整理番号：01A0530053
FPGAのためのニューラルネットワークのハードウェア化手法
A Technique for Hardware Implementation of Neural Networks using FPGA.
田中愛久
(名古屋工大)
,
黒柳奨
(名古屋工大)
,
岩田彰
(名古屋工大)
資料名：
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 100 号： 688(NC2000 156-184) ページ： 175-182 発行年： 2001年03月16日
JST資料番号： S0532B ISSN： 0913-5685 資料種別： 会議録 (C)
記事区分： 原著論文 発行国： 日本 (JPN) 言語： 日本語 (JA)
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