文献
J-GLOBAL ID:200902145476706939
整理番号:93A0976895
高リード数・ファインピッチ表面実装技術のためのパッケージング手法
Packaging Alternatives for High Lead Count, Fine Pitch, Surface Mount Technology.
著者 (3件):
CHRONEOS R J
(Intel Corp., AZ)
,
MALLIK D
(Intel Corp., AZ)
,
PROUGH S D
(Intel Corp., AZ)
資料名:
IEEE Transactions on Components, Hybrids, and Manufacturing Technology
(IEEE Transactions on Components, Hybrids, and Manufacturing Technology)
巻:
16
号:
4
ページ:
396-401
発行年:
1993年06月
JST資料番号:
H0255B
ISSN:
0148-6411
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)