文献
J-GLOBAL ID:200902146784014629
整理番号:95A0760827
RISCプロセッサに対する正確な最悪ケースタイミング解析
An Accurate Worst Case Timing Analysis for RISC Processors.
著者 (9件):
LIM S-S
(Seoul National Univ., Seoul, KOR)
,
BAE Y H
(Seoul National Univ., Seoul, KOR)
,
JANG G T
(Seoul National Univ., Seoul, KOR)
,
RHEE B-D
(Seoul National Univ., Seoul, KOR)
,
MIN S L
(Seoul National Univ., Seoul, KOR)
,
PARK C Y
(Chungang Univ., Seoul, KOR)
,
SHIN H
(Seoul National Univ., Seoul, KOR)
,
PARK K
(Seoul National Univ., Seoul, KOR)
,
KIM C S
(Seoul National Univ., Seoul, KOR)
資料名:
IEEE Transactions on Software Engineering
(IEEE Transactions on Software Engineering)
巻:
21
号:
7
ページ:
593-604
発行年:
1995年07月
JST資料番号:
D0480D
ISSN:
0098-5589
CODEN:
IESEDJ
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)