文献
J-GLOBAL ID:200902157745134082
整理番号:94A0052265
多分割アレイ構造を持つ30ns・256Mb・DRAM
A 30-ns 256-Mb DRAM with a Multidivided Array Structure.
著者 (9件):
SUGIBAYASHI T
(NEC Corp., Kanagawa, JPN)
,
TAKESHIMA T
(NEC Corp., Kanagawa, JPN)
,
NARITAKE I
(NEC Corp., Kanagawa, JPN)
,
MATANO T
(NEC Corp., Kanagawa, JPN)
,
TAKADA H
(NEC Corp., Kanagawa, JPN)
,
AIMOTO Y
(NEC Corp., Kanagawa, JPN)
,
FURUTA K
(NEC Corp., Kanagawa, JPN)
,
FUJITA M
(NEC Corp., Kanagawa, JPN)
,
TANIGAWA T
(NEC Corp., Kanagawa, JPN)
資料名:
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻:
28
号:
11
ページ:
1092-1098
発行年:
1993年11月
JST資料番号:
B0761A
ISSN:
0018-9200
CODEN:
IJSCBC
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)