文献
J-GLOBAL ID:200902157877839409
整理番号:97A0998400
平板レイアウトにおける大域的配線に対する効率的経路指定可能性のチェック
VLSI Design and CAD Algorithms. Efficient Routability Checking for Global Wires in Planar Layouts.
著者 (3件):
ISO N
(Nagoya Univ., Nagoya-shi, JPN)
,
KAWAGUCHI Y
(Nagoya Univ., Nagoya-shi, JPN)
,
HIRATA T
(Nagoya Univ., Nagoya-shi, JPN)
資料名:
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers))
巻:
E80-A
号:
10
ページ:
1878-1882
発行年:
1997年10月
JST資料番号:
F0699C
ISSN:
0916-8508
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)