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文献
J-GLOBAL ID：200902177710657709
整理番号：96A0622419
高速冗長2値構造を持った8.8-ns,54×54ビット乗算器
An 8.8-ns 54×54-Bit Multiplier with High Speed Redundant Binary Architecture.
MAKINO H
(Mitsubishi Electric Corp., Itami, JPN)
,
NAKASE Y
(Mitsubishi Electric Corp., Itami, JPN)
,
SUZUKI H
(Mitsubishi Electric Corp., Itami, JPN)
,
MORINAKA H
(Mitsubishi Electric Corp., Itami, JPN)
,
SHINOHARA H
(Mitsubishi Electric Corp., Tokyo, JPN)
,
MASHIKO K
(Mitsubishi Electric Corp., Itami, JPN)
資料名：
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻： 31 号： 6 ページ： 773-783 発行年： 1996年06月
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCBC 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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