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文献
J-GLOBAL ID：200902181764626687
整理番号：00A0559648
DRAM/Logic合成型LSIのための動的ライン長可変型キャッシュアーキテクチャ
Dynamically Variable Line-Size Cache Architecture for Merged DRAM/Logic LSIs.
INOUE K
(Kyushu Univ., Kasuga-shi, JPN)
,
KAI K
(Inst. System & Information Technol./KYUSHU, Fukuoka-shi, JPN)
,
MURAKAMI K
(Kyushu Univ., Kasuga-shi, JPN)
資料名：
IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E83-D 号： 5 ページ： 1048-1057 発行年： 2000年05月25日
JST資料番号： L1371A ISSN： 0916-8532 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： 日本 (JPN) 言語： 英語 (EN)
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