文献
J-GLOBAL ID:200902184134088732
整理番号:93A0744394
標準セルベースCMOS/BiCMOSLSIの内部回路に対する実用的な高耐ラッチアップ性評価方法
A Practical High-Latchup Immunity Design Methodology for Internal Circuits in the Standard Cell-Based CMOS/BiCMOS LSI’s.
著者 (1件):
AOKI T
(NTT LSI Lab., Kanagawa Prefecture, JPN)
資料名:
IEEE Transactions on Electron Devices
(IEEE Transactions on Electron Devices)
巻:
40
号:
8
ページ:
1432-1436
発行年:
1993年08月
JST資料番号:
C0222A
ISSN:
0018-9383
CODEN:
IETDAI
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)