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文献
J-GLOBAL ID：200902195968988309
整理番号：94A0018655
標準のスキャン設計手法でのテスト容易性に対する遅延故障テスト生成と合成
Delay-Fault Test Generation and Synthesis for Testability Under a Standard Scan Design Methodology.
CHENG K-T
(AT&T Bell Lab., NJ)
,
DEVADAS S
(Massachusetts Inst. Technology, MA)
,
KEUTZER K
(Synopsys, CA)
資料名：
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems
(IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 12 号： 8 ページ： 1217-1231 発行年： 1993年08月
JST資料番号： B0142C ISSN： 0278-0070 CODEN： ITCSDI 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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