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文献
J-GLOBAL ID：200902197879223857
整理番号：01A0382541
CMOSディジタル回路における基板雑音低減のための物理的設計指針
Physical Design Guides for Substrate Noise Reduction in CMOS Digital Circuits.
NAGATA M
(Hiroshima Univ., Higashi-Hiroshima, JPN)
,
NAGAI J
(Fujitsu TEN Company,Ltd., JPN)
,
HIJIKATA K
(Matsushita Electric Company,Ltd., JPN)
,
MORIE T
(Hiroshima Univ., Higashi-Hiroshima, JPN)
,
IWATA A
(Hiroshima Univ., Higashi-Hiroshima, JPN)
資料名：
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻： 36 号： 3 ページ： 539-549 発行年： 2001年03月
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCBC 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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