文献
J-GLOBAL ID:200902207820043664
整理番号:04A0824404
90nmおよびそれ以上の技術におけるSoCに対するソフトエラー高耐化ラッチ方法
A Soft-Error Hardened Latch Scheme for SoC in a 90nm Technology and Beyond
著者 (5件):
KOMATSU Y
(Semiconductor Technol. Academic Res. Center, Yokohama, JPN)
,
ARIMA Y
(Semiconductor Technol. Academic Res. Center, Yokohama, JPN)
,
FUJIMOTO T
(Semiconductor Technol. Academic Res. Center, Yokohama, JPN)
,
YAMASHITA T
(Semiconductor Technol. Academic Res. Center, Yokohama, JPN)
,
ISHIBASHI K
(Semiconductor Technol. Academic Res. Center, Yokohama, JPN)
資料名:
Proceedings of the IEEE Custom Integrated Circuits Conference
(Proceedings of the IEEE Custom Integrated Circuits Conference)
巻:
2004
ページ:
329-332
発行年:
2004年
JST資料番号:
H0843A
ISSN:
0886-5930
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)