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文献
J-GLOBAL ID：200902215475431136
整理番号：05A0663514
高速並列パイプライン化アーキテクチャを用いたAES暗号チップ
An AES crypto chip using a high-speed parallel pipelined architecture
YOO S.-m.
(Electrical and Computer Engineering Dep., The Univ. of Alabama in Huntsville, 301 Sparkman Dr, Huntsville, AL, 35899 USA)
,
KOTTURI D.
(Cadence Design Systems, Inc., Plano, TX, USA)
,
PAN D.w.
(Electrical and Computer Engineering Dep., The Univ. of Alabama in Huntsville, 301 Sparkman Dr, Huntsville, AL, 35899 USA)
,
BLIZZARD J.
(Cadence Design Systems, Inc., Plano, TX, USA)
資料名：
Microprocessors and Microsystems
(Microprocessors and Microsystems)
巻： 29 号： 7 ページ： 317-326 発行年： 2005年09月01日
JST資料番号： H0781A ISSN： 0141-9331 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： オランダ (NLD) 言語： 英語 (EN)
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