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文献
J-GLOBAL ID：200902216103897437
整理番号：03A0792519
セグメント/スティッチ・アレイアーキテクチャによる32MbチェインFeRAM
A 32-Mb Chain FeRAM With Segment/Stitch Array Architecture
SHIRATAKE S
(Toshiba Corp., Yokohama, JPN)
,
MIYAKAWA T
(Toshiba Corp., Yokohama, JPN)
,
TAKEUCHI Y
(Toshiba Corp., Yokohama, JPN)
,
OGIWARA R
(Toshiba Corp., Yokohama, JPN)
,
KAMOSHIDA M
(Toshiba Corp., Yokohama, JPN)
,
JOACHIM H-O
(Infineon Technol. Japan K.K., Tokyo, JPN)
,
REHM N
(Infineon Technol. Japan K.K., Tokyo, JPN)
,
WOHLFAHRT J
(Infineon Technol. Japan K.K., Tokyo, JPN)
,
ROEHR T
(Infineon Technol. Japan K.K., Tokyo, JPN)
資料名：
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻： 38 号： 11 ページ： 1911-1919 発行年： 2003年11月
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCBC 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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