文献
J-GLOBAL ID:200902220450531369
整理番号:09A1072491
(100)及び(110)Si上に製作したLa含有高k/メタルゲートNMOSFETの閾値電圧低下におけるエリアスケーリングの影響
Impact of Area Scaling on Threshold Voltage Lowering in La-Containing High-k/Metal Gate NMOSFETs Fabricated on (100) and (110)Si
著者 (11件):
INOUE M.
(Renesas Technol. Corp., Hyogo, JPN)
,
SATOH Y.
(Panasonic Corp., Kyoto, JPN)
,
KADOSHIMA M.
(Renesas Technol. Corp., Hyogo, JPN)
,
SAKASHITA S.
(Renesas Technol. Corp., Hyogo, JPN)
,
KAWAHARA T.
(Renesas Technol. Corp., Hyogo, JPN)
,
ANMA M.
(Renesas Technol. Corp., Hyogo, JPN)
,
NAKAGAWA R.
(Panasonic Corp., Kyoto, JPN)
,
UMEDA H.
(Renesas Technol. Corp., Hyogo, JPN)
,
MATSUYAMA S.
(Panasonic Corp., Kyoto, JPN)
,
FUJIMOTO H.
(Panasonic Corp., Kyoto, JPN)
,
MIYATAKE H.
(Renesas Technol. Corp., Hyogo, JPN)
資料名:
Digest of Technical Papers. Symposium on VLSI Technology
(Digest of Technical Papers. Symposium on VLSI Technology)
巻:
2009
ページ:
34-35
発行年:
2009年
JST資料番号:
A0035B
ISSN:
0743-1562
資料種別:
会議録 (C)
記事区分:
短報
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)