文献
J-GLOBAL ID:200902232722922468
整理番号:06A0485256
155.52Mbps~3.125Gbps連続レートクロックとデータ再生回路
A 155.52Mbps-3.125Gbps Continuous-Rate Clock and Data Recovery Circuit
著者 (5件):
YANG Rong-Jyi
(National Taiwan Univ., Taipei, TWN)
,
CHAO Kuan-Hua
(National Taiwan Univ., Taipei, TWN)
,
HWU Sy-Chyuan
(National Taiwan Univ., Taipei, TWN)
,
LIANG Chuan-Kang
(National Taiwan Univ., Taipei, TWN)
,
LIU Shen-Iuan
(National Taiwan Univ., Taipei, TWN)
資料名:
IEEE Journal of Solid-State Circuits
(IEEE Journal of Solid-State Circuits)
巻:
41
号:
6
ページ:
1380-1390
発行年:
2006年06月
JST資料番号:
B0761A
ISSN:
0018-9200
CODEN:
IJSCBC
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)