文献
J-GLOBAL ID:200902239071793243
整理番号:05A0620348
階層的並列メモリアクセスを利用したステレオマッチングVLSIプロセッサのアーキテクチャ
Architecture of a Stereo Matching VLSI Processor Based on Hierarchically Parallel Memory Access
著者 (3件):
HARIYAMA Masanori
(Tohoku Univ., Sendai-shi, JPN)
,
SASAKI Haruka
(Tohoku Univ., Sendai-shi, JPN)
,
KAMEYAMA Michitaka
(Tohoku Univ., Sendai-shi, JPN)
資料名:
IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻:
E88-D
号:
7
ページ:
1486-1491
発行年:
2005年07月01日
JST資料番号:
L1371A
ISSN:
0916-8532
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)