文献
J-GLOBAL ID:200902268509279009
整理番号:08A0833480
ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb),高速動作(100MHz),長リテンション(100ms)の実現
A Fully Logic-Process-Compatible, SESO-memory Cell with 0.1-FIT/Mb Soft Error, 100-MHz Random Cycle, and 100ms Retention
著者 (11件):
亀代典史
(日立)
,
渡部隆夫
(日立)
,
石井智之
(日立)
,
峰利之
(日立)
,
佐野俊明
(ルネサス北日本セミコンダクタ)
,
伊部英史
(日立)
,
秋山悟
(日立)
,
柳沢一正
(ルネサス テクノロジ)
,
一法師隆志
(ルネサス テクノロジ)
,
岩松俊明
(ルネサス テクノロジ)
,
高橋保彦
(ルネサス テクノロジ)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
108
号:
140(ICD2008 38-58)
ページ:
47-51
発行年:
2008年07月10日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
日本語 (JA)