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文献
J-GLOBAL ID：200902273853599695
整理番号：05A0694912
SOCの試験適用時間を減らすための再構成可能多重スキャンチェイン
Reconfigurable Multiple Scan-Chains for Reducing Test Application Time of SOCs
RAU Jiann-Chyi
(Tamkang Univ., Taipei Hsien, TWN)
,
CHIEN Chih-Lung
(Tamkang Univ., Taipei Hsien, TWN)
,
MA Jia-Shing
(Tamkang Univ., Taipei Hsien, TWN)
資料名：
IEEE International Symposium on Circuits and Systems
(IEEE International Symposium on Circuits and Systems)
巻： 2005 Vol.6 ページ： 5846-5849 発行年： 2005年
JST資料番号： A0757A ISSN： 0271-4302 資料種別： 会議録 (C)
記事区分： 原著論文 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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