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文献
J-GLOBAL ID：200902274948789366
整理番号：04A0189567
65nmノード高性能eDRAM用の混成(PAE/SiOC)誘電体を使用した高信頼度Cu/low-κデュアルダマシン配線技術
Highly Reliable Cu/low-k Dual-Damascene Interconnect Technology with Hybrid (PAE/SiOC) Dielectrics for 65nm-node High Performance eDRAM
KAJITA A
(Toshiba Corp.)
,
USUI T
(Toshiba Corp.)
,
YAMADA M
(Toshiba Corp.)
,
OGAWA E
(Toshiba Corp.)
,
KANAMURA R
(Sony Corp., Yokohama, JPN)
,
OHOKA Y
(Sony Corp., Yokohama, JPN)
,
KAWASHIMA H
(Sony Corp., Yokohama, JPN)
,
KADOMURA S
(Sony Corp., Yokohama, JPN)
,
SHIBATA H
(Toshiba Corp.)
資料名：
Proceedings of the IEEE 2003 International Interconnect Technology Conference
(Proceedings of the IEEE 2003 International Interconnect Technology Conference)
ページ： 9-11 発行年： 2003年
JST資料番号： K20030147 ISBN： 0-7803-7797-4 資料種別： 会議録 (C)
記事区分： 短報 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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