文献
J-GLOBAL ID:200902281320469318
整理番号:08A1148609
CMOSプラットホーム上に同時に実現された格子不整合S/Dストレッサを特徴とする性能向上方式:Sn+注入によるpFETのためのe-SiGeSn S/DおよびC+注入によるnFETのためのSiC S/D
Performance enhancement schemes featuring lattice mismatched S/D stressors concurrently realized on CMOS platform: e-SiGeSn S/D for pFETs by Sn+ implant and SiC S/D for nFETs by C+ implant
著者 (9件):
WANG Grace Huiqi
(National Univ. Singapore (NUS), Singapore)
,
TOH Eng-Huat
(National Univ. Singapore (NUS), Singapore)
,
WANG Xincai
(Singapore Inst. Manufacturing Technol.)
,
SENG Debbie Hwee Leng
(Inst. Materials Res. and Engineering)
,
TRIPATHY Sudhinrajan
(Inst. Materials Res. and Engineering)
,
OSIPOWICZ Thomas
(National Univ. Singapore (NUS), Singapore)
,
CHAN Tau Kuei
(National Univ. Singapore (NUS), Singapore)
,
SAMUDRA Ganesh
(National Univ. Singapore (NUS), Singapore)
,
YEO Yee-Chia
(National Univ. Singapore (NUS), Singapore)
資料名:
Digest of Technical Papers. Symposium on VLSI Technology
(Digest of Technical Papers. Symposium on VLSI Technology)
巻:
2008
ページ:
161-162
発行年:
2008年
JST資料番号:
A0035B
ISSN:
0743-1562
資料種別:
会議録 (C)
記事区分:
短報
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)