文献
J-GLOBAL ID:200902282693373694
整理番号:07A0267201
ゲートレベルを用いたトランジスタショートに対するテスト生成法
Test Generation for Transistor Shorts based on Gate-level
著者 (5件):
樋上喜信
(愛媛大 大学院理工学研究科)
,
SALUJA Kewal K.
(Univ. Wisconsin-Madison)
,
高橋寛
(愛媛大 大学院理工学研究科)
,
小林真也
(愛媛大 大学院理工学研究科)
,
高松雄三
(愛媛大 大学院理工学研究科)
資料名:
電子情報通信学会技術研究報告
(IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻:
106
号:
528(DC2006 80-90)
ページ:
31-36
発行年:
2007年02月02日
JST資料番号:
S0532B
ISSN:
0913-5685
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
日本語 (JA)