文献
J-GLOBAL ID:200902292621996714
整理番号:08A1132077
シリコン貫通ビアと低量鉛フリー相互配線を使った3Dチップスタッキング技術
3D chip-stacking technology with through-silicon vias and low-volume lead-free interconnections
著者 (13件):
SAKUMA K.
(IBM Tokyo Res. Lab., Kanagawa-ken, JPN)
,
ANDRY P. S.
(Thomas J. Watson Res. Center, New York)
,
TSANG C. K.
(Thomas J. Watson Res. Center, New York)
,
WRIGHT S. L.
(Thomas J. Watson Res. Center, New York)
,
DANG B.
(Thomas J. Watson Res. Center, New York)
,
PATEL C. S.
(Thomas J. Watson Res. Center, New York)
,
WEBB B. C.
(Thomas J. Watson Res. Center, New York)
,
MARIA J.
(Univ. Illinois Urbana-Champaign, Illinois)
,
SPROGIS E. J.
(IBM Systems and Technol. Group, Vermont)
,
KANG S. K.
(Thomas J. Watson Res. Center, New York)
,
POLASTRE R. J.
(Thomas J. Watson Res. Center, New York)
,
HORTON R. R.
(Thomas J. Watson Res. Center, New York)
,
KNICKERBOCKER J. U.
(Thomas J. Watson Res. Center, New York)
資料名:
IBM Journal of Research and Development
(IBM Journal of Research and Development)
巻:
52
号:
6
ページ:
611-622
発行年:
2008年11月
JST資料番号:
D0061B
ISSN:
0018-8646
CODEN:
IBMJAE
資料種別:
逐次刊行物 (A)
記事区分:
文献レビュー
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)