文献
J-GLOBAL ID:200902295113574625
整理番号:05A0473171
0.18μmサリサイド型CMOS技術におけるレイアウト配慮のあるオンチップESD保護に対するESD注入
ESD implementation for on-chip ESD protection with layout consideration in 0.18-μm salicided CMOS technology
著者 (3件):
KER M-D
(National Chiao-Tung Univ., Hsinchu, TWN)
,
CHUANG C-H
(Industrial Technol. Res. Inst., Chutung, TWN)
,
LO W-H
(HImax Technol., Inc., Hsinchu, TWN)
資料名:
IEEE Transactions on Semiconductor Manufacturing
(IEEE Transactions on Semiconductor Manufacturing)
巻:
18
号:
2
ページ:
328-337
発行年:
2005年05月
JST資料番号:
T0521A
ISSN:
0894-6507
CODEN:
ITSMED
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)