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文献
J-GLOBAL ID：200902298248027739
整理番号：05A0154327
高性能,サブ45nmゲート長SOI・CMOS製造のための2重応力ライナ
Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing
YANG H S
(IBM Systems & Technol. Group)
,
MALIK R
(IBM Systems & Technol. Group)
,
HARIFUCHI H
(Sony Electronics Inc.)
,
KOHYAMA Y
(Toshiba America Electronic Components, Inc.)
,
KURODA H
(Sony Electronics Inc.)
,
LAI C W
(Chartered Semiconductor Mfg., Ltd)
,
SUBRAMANIAN K
(Advanced Micro Devices, Inc.)
,
SUDO G
(Toshiba America Electronic Components, Inc.)
,
HORSTMANN M
(AMD Saxony LLC & Co. KG, Dresden, DEU)
資料名：
Technical Digest. International Electron Devices Meeting
(Technical Digest. International Electron Devices Meeting)
巻： 2004 ページ： 1075-1077 発行年： 2004年
JST資料番号： C0829B ISSN： 0163-1918 資料種別： 会議録 (C)
記事区分： 短報 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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