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文献
J-GLOBAL ID：201002012290750580
整理番号：77A0316675
LSI設計時間と自動ルール・チェックを減少させるための標準手法
A standardized approach for the reduction of LSI design time and automatic rules checking.
BERTAILS J-C
,
ZIRPHILE J
資料名：
IEEE J Solid-State Circuit
(IEEE Journal of Solid-State Circuits)
巻： 12 号： 4 ページ： 433-436 発行年： 1977年
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCB 資料種別： 逐次刊行物 (A)
記事区分： 短報 発行国： アメリカ合衆国 (USA) 言語： 英語 (EN)
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