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文献
J-GLOBAL ID：201002200539234236
整理番号：10A0780896
ゲート誘起ドレインリーク(GIDL)を考慮した低スタンバイ電力(LSTP)動作のための32nm技術ノードにおけるSOI FinFETの設計
Design of SOI FinFET on 32nm technology node for low standby power (LSTP) operation considering gate-induced drain leakage (GIDL)
CHO Seongjae
(Inter-university Semiconductor Res. Center (ISRC) and School of Electrical Engineering and Computer Sci., Seoul ...)
,
LEE Jung Hoon
(Inter-university Semiconductor Res. Center (ISRC) and School of Electrical Engineering and Computer Sci., Seoul ...)
,
O’UCHI Shinichi
(Nanoelectronics Res. Inst., National Inst. of Advanced Industrial Sci. and Technol. (AIST), Tsukuba, Ibaraki, JPN)
,
ENDO Kazuhiko
(Nanoelectronics Res. Inst., National Inst. of Advanced Industrial Sci. and Technol. (AIST), Tsukuba, Ibaraki, JPN)
,
MASAHARA Meishoku
(Nanoelectronics Res. Inst., National Inst. of Advanced Industrial Sci. and Technol. (AIST), Tsukuba, Ibaraki, JPN)
,
PARK Byung-gook
(Inter-university Semiconductor Res. Center (ISRC) and School of Electrical Engineering and Computer Sci., Seoul ...)
資料名：
Solid-State Electronics
(Solid-State Electronics)
巻： 54 号： 10 ページ： 1060-1065 発行年： 2010年10月
JST資料番号： H0225A ISSN： 0038-1101 資料種別： 逐次刊行物 (A)
記事区分： 原著論文 発行国： イギリス (GBR) 言語： 英語 (EN)
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